`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2020/10/20 10:38:43
// Design Name: 
// Module Name: pin_out
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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//! 经过 ILA 测试，本模块无问题
module pin_out(
    input               clk,
    input               rst_n,
    output  [38:0]      pin
    );

reg [38:0] pin_reg;

assign pin[38:0] = pin_reg[38:0];

always @(posedge clk) begin
    pin_reg <= pin_reg + 1;
end
endmodule
